一种DDR SDRAM通用测试电路的设计与实现  

Design and Implementation of A Universal DDR SDRAM Testing Circuitry

作　　者：田勇[1] 孙晓凌[1] 

机构地区：[1]大连东软信息学院嵌入式系统工程系,辽宁大连116023

出　　处：《计算机测量与控制》2010年第8期1727-1729,共3页Computer Measurement &Control

基　　金：大连市集成电路设计专项研发资金(大信发(2005)44号)

摘　　要：为了保证DDR SDRAM功能的完整性与可靠性,需要对其进行测试;文中介绍了一种基于FPGA的可带多个March算法的DDR SDRAM通用测试电路的设计与实现,所设计的测试电路可由标准的JTAG接口进行控制;设计的测试电路可以测试板级DDRSDRAM芯片或者作为内建自测试(BIST)电路测试芯片中嵌入式DDR SDRAM模块;验证结果表明所设计的DDR SDRAM通用测试电路可以采用多个不同March算法的组合对不同厂商不同型号的DDR SDRAM进行尽可能高故障覆盖率的测试,具有广阔的应用前景。DDR SDRAM must he tested for ensuring the functional integrality and reliability. This paper presents a design and imple mentation of DDR SDRAM testing circuitry with several March testing algorithm. The testing circuit, controlled by a standard JTAG inter face, is validated on FPGA. The testing circuitry can test individual on board or embedded DDR SDRAM of chip as BIST, The results show that the testing circuitry can test the different DDR SDRAM with different March algorithm and high fault coverage.

关 键 词：DDR SDRAM MARCH算法 JTAG CSR 

分 类 号：TP333.5[自动化与计算机技术—计算机系统结构]