微处理器片上缓存漏电功耗优化方法研究  

Leakage Power Optimization in On-chip Caches of Microprocessor

作　　者：赵冠一[1] 田新华[1] 吴越[1] 郭昕[1] 

机构地区：[1]国家高性能集成电路(上海)设计中心,上海201204

出　　处：《高性能计算技术》2010年第4期17-22,共6页

摘　　要：随着芯片集成度越来越高，片上缓存所占芯片面积越来越大，其漏电功耗在芯片总功耗中所占比例也在增加。制造工艺的进步使得该问题更加突出。在现代微处理器设计中，必须考虑片上缓存漏电功耗的影响。本文总结比较了四种片上缓存漏电功耗优化方法，以期为相关设计者提供有益参考。Increasing on-chip integration and the large fraction of chip area devoted to memory structures has resulted in unacceptably large leakage power dissipation for state-of-the-art microprocessor design. This paper summarizes four architectures to reduce the sub-threshold leakage in Cache memories. Designers of microprocessors can learn these methods and may use one in their design.

关 键 词：CACHE 漏电功耗 门控电源 动态阈值电压 自动栅控MT-CMOS DVS技术 

分 类 号：TP303[自动化与计算机技术—计算机系统结构]