电子产品面板控制芯片的后端设计  

Back-end Design of Electronic Products Panel Controller Chips

作　　者：王仁平[1] 施隆照[1] 

机构地区：[1]福州大学物理与信息工程学院,福建福州350108

出　　处：《电子科技》2010年第9期14-17,共4页Electronic Science and Technology

基　　金：福建省科技厅创新基金资助项目(2009C0102);福建省教育厅基金资助项目(JA09001)

摘　　要：采用SOC Encounter基于华虹NEC 0.35μm CZ6H 1P3AL工艺,进行电子产品面板控制芯片的版图设计。在版图设计过程中,采用时序驱动布局,同时限制布局密度达到良好的效果,利用时钟树自动综合和手动修改相结合,使时钟偏移尽可能少。并对在电源网络连接、布线时遇到的问题,提出解决办法。最终实现该芯片的物理设计,结果满足时序和制造工艺要求,并达到以下指标:工作频率12MHz,芯片面积1.089mm2,功耗为2.7152mW。This paper introduces the layout design of electronic products panel controller chip during Huahong NEC 0.35 μm CZ6H 1P3AL process by SOC Encounter.In the layout design,a good placing effect is achieved by using time-driven placement and limiting placement density.A combination of clock tree automatic synthesis and manual modification reduces the clock skew to the minimum degree.Problems resulting from power network connection and routing violations are solved.At last,the chip meets the demand of both timing and technology,reaching the following target： the working frequency of 12 MHz,the chip area of 1.089 mm2 and the power dissipation of 2.715 2 mW.

关 键 词：电子产品面板控制芯片 平面规划 布局布线 时钟树综合 可制造性设计 

分 类 号：TN402[电子电信—微电子学与固体电子学]