时钟树综合

作品数：59被引量：80H指数：6
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一种高效实现时序优化的时钟树综合方案
《上海电力大学学报》2025年第1期84-89,95,共7页张雷 刘伟景 赵启林 
针对先进工艺下大规模数字集成电路设计中的时钟偏差、延迟与时序收敛问题,提出了一种结合时钟树级数优化与局部时钟偏差调整的综合时钟树设计方案。该方案通过减少时钟信号的传播层次降低全局延迟,同时结合精确优化局部时钟偏差,改善...
关键词：时序优化 时钟树综合 静态时序分析 时序收敛 
基于缓冲器的ASIC芯片时序优化设计
《集成电路与嵌入式系统》2024年第12期33-37,共5页张祥 赵启林 
超大规模集成电路制造工艺的飞速发展以及集成度的持续提高使得芯片时序收敛的难题日益凸显,时序作为数字芯片物理设计中的核心指标之一,其重要性不言而喻。在集成电路设计中,缓冲器的添加旨在优化扇出和降低互连线延迟,进而改善时序性...
关键词：时序 缓冲器 ASIC芯片 时钟树综合与布局 
基于Early Clock Flow方式的时钟树综合物理设计
《集成电路应用》2024年第9期1-3,共3页杨沛 邹文英 陈柱江 李小强 
阐述时钟树综合作为芯片后端物理设计的核心步骤,成为制约芯片设计技术发展的关键。基于业界主流设计工具Innovus软件的早期时钟流程Early Clock Flow,改进设计流程,优化时钟树综合结果。与传统时钟树综合对比,时钟单元数量减少3.2%,走...
关键词：电路设计 早期时钟 时钟树综合(CTS) useful skew 物理设计 后端设计 
一种快速实现时序收敛的设计方法被引量：1
《微电子学与计算机》2024年第4期123-131,共9页王虎虎 雷倩倩 刘露 杨延飞 李连碧 冯松 
国家重点研发计划(2018YFB2200500);陕西省重点研发计划(2022GY-012)。
为了解决处理器时序收敛困难和设计时间长的问题,本文基于14 nm的定制化处理器(WS_CPU)提出了一种高效可靠的设计方法:(1)基于一种新型的FCHT(Flexible Configurable H-Tree)时钟结构,实现时钟信号均匀分配和减少绕线时间,同时采用CCOPT...
关键词：时序收敛 设计周期 FCHT时钟结构 柔性H树 时钟树综合 
融合早期时钟流程与CCOpt的时钟树优化
《桂林电子科技大学学报》2024年第2期118-126,共9页林孔成 孙希延 纪元法 肖有军 赵超峰 
广西科技厅项目(桂科AB22035074,桂科AD22080061);国家自然科学基金(U23A20280,62061010,62161007);桂林市科技项目(20210222-1);广西高校中青年教师科研基础能力提升计划(2022KY0181)。
随着集成电路工艺节点的演进,芯片集成规模的不断扩大以及工作频率的提高,传统时钟树综合策略无法满足目前芯片设计的时序要求。时钟协同优化(CCOpt)技术不能有效解决时钟树综合后的绕线拥塞和时钟门控路径的时序优化不佳问题。为此,提...
关键词：时钟树综合 时钟协同优化技术 有用偏差 早期时钟流程(ECF) 绕线拥塞 
一种低功耗时钟树综合的寄存器聚类方法被引量：1
《湖南大学学报（自然科学版）》2023年第8期147-152,共6页唐俊龙 卢英龙 戴超雄 邹望辉 李振涛 
柔性电子材料基因工程湖南省重点实验室开放基金(202015)。
随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的...
关键词：低功耗电子 时钟偏移 寄存器聚类 时钟树综合 
基于40nm工艺的高效时钟树优化设计被引量：3
《电子元器件与信息技术》2023年第1期38-41,共4页史冬霞 王淑芬 骆思成 
随着集成电路工艺进入先进节点,芯片集成规模越来越大,工作频率越来越高,给IC设计带来了巨大的挑战。本文采用寄存器分时钟域划分,替换工具自动寄存器规划的方法,发现在时钟长度和时钟偏斜等方面都有较大的提升,时钟长度减少了46%,时钟...
关键词：时钟长度 时钟树综合 时序约束 布局布线 功耗 
基于28nm数字芯片的分步式时钟树综合设计被引量：1
《中国集成电路》2022年第8期40-44,共5页翟金标 李建成 
针对常规时钟树综合得到的时钟偏移大[1]、使用的时钟树单元多、功耗大等对芯片整体设计产生的不利因素,提出了一种分步式时钟树综合方法,即时钟树综合分两步走,第一步主要完成公共路径的时钟树综合,将时钟源转移到芯片中心处,第二步在...
关键词：时钟偏移 时钟树综合 低功耗 物理设计 
高性能众核处理器芯片时钟网络设计被引量：3
《计算机工程》2022年第8期25-29,36,共6页马永飞 高成振 黄金明 李研 
“核高基”重大专项“超级计算机处理器研制”(2017ZX01028-101)。
随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理...
关键词：高性能众核处理器芯片 时钟网络 时钟功耗 时钟偏斜 多源时钟树综合 
基于55nm工艺的MCU低功耗物理设计被引量：1
《天津工业大学学报》2021年第3期77-82,共6页陈力颖 罗奎 王浩 刘宏伟 吕英杰 
国家留学基金资助项目(201908120039);天津市研究生科研创新项目(2019YJSS019)。
为了降低芯片的功耗,提高芯片的性能和可靠性,在传统数字芯片物理设计流程基础上,提出一种新的低功耗物理设计方法,包括布局(Placement)阶段采用SAIF文件进行低功耗的协同优化,并在布局结果基础上,通过手动配置时钟单元摆放来减小缓冲...
关键词：数字集成电路 布局 时钟树综合 低功耗 协同优化 
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