基于40nm工艺的高效时钟树优化设计  

作　　者：史冬霞 王淑芬[1] 骆思成 

机构地区：[1]中国电子科技集团公司第五十八研究所,江苏无锡214035

出　　处：《电子元器件与信息技术》2023年第1期38-41,共4页Electronic Component and Information Technology

摘　　要：随着集成电路工艺进入先进节点,芯片集成规模越来越大,工作频率越来越高,给IC设计带来了巨大的挑战。本文采用寄存器分时钟域划分,替换工具自动寄存器规划的方法,发现在时钟长度和时钟偏斜等方面都有较大的提升,时钟长度减少了46%,时钟偏斜减少了47%,并有效减少了保持时间的违规,能够满足项目的时序要求。而且与工具自动寄存器规划的方法相比,采用分时钟域寄存器划分,有效解决了绕线拥塞问题,short数量从85减少到5,同时芯片的功耗也降低了20%,有效提高了芯片的性能。

关 键 词：时钟长度 时钟树综合 时序约束 布局布线 功耗 

分 类 号：TN402[电子电信—微电子学与固体电子学]