低功耗双边沿触发器的逻辑设计  

Logic Design of Low Power Double Edge Triggered Flip Flop

作　　者：吴训威[1,2] 韦健[1,2] 

机构地区：[1]浙江大学电子工程系 [2]美国南加州大学电气工程系统系

出　　处：《电子学报》1999年第5期129-131,共3页Acta Electronica Sinica

基　　金：国家自然科学基金;浙江省自然科学基金

摘　　要：本文从消除时钟信号冗余跳变而致的无效功耗的要求出发，提出双边沿触发器的设计思想与基于与非门的逻辑设计．用ＰＳＰＩＣＥ程序模拟证实了该种触发器具有正确的逻辑功能，能够正常地应用于时序电路的设计，并且由于时钟工作频率减半而导致系统功耗的明显降低．To erase the bootless power dissipation of the redundant leap of the clock,this paper proposes the design of DETFF (double edge triggered flip flop) and the logic structure based on NAND gates.PSPICE simulation shows that this type of flip flop has correct logic function and can be normally used in the design of sequential circuits.By using the half working frequency of the clock,power dissipation of the system can be reduced evidently.

关 键 词：低功耗 触发器 逻辑设计 集成电路 

分 类 号：TN783.02[电子电信—电路与系统]