单精度浮点数到十进制数转换的IP核设计  

IP Core Design of Single-precision Floating-point to Decimal Conversion

作　　者：周磊[1] 成开友[1] 孙宏国[1] 

机构地区：[1]盐城工学院电气工程学院,江苏盐城224051

出　　处：《盐城工学院学报（自然科学版）》2011年第1期51-54,共4页Journal of Yancheng Institute of Technology:Natural Science Edition

摘　　要：采用FPGA进行数字信号处理的系统,总是要频繁的进行IEEE 754浮点数到十进制码的转换。设计针对FPGA的特点提出了一种以简单的移位和加减操作为核心的转换算法,并用VHDL语言编写了状态机结构的IP核。在EP1C6Q240C8芯片上实现了732个逻辑单元的使用以及69.21 MHz最大运行速度。Using FPGA digital signal processing systems,it always busy with IEEE 754 floating-point to BCD code conversion.Based on the FPGA design,the paper presents a simple shift,addition,subtraction operations as the core of the transformation algorithm,for a state machine strueture with VHDL language,and achieved the use of 732 logic cells and the maximum operating speed of 69.21 MHz in EPEC6Q240C8.

关 键 词：IEEE754浮点数 十进制码 FPGA IP核 

分 类 号：TN47[电子电信—微电子学与固体电子学]