基于FPGA数字系统设计的速度优化方法研究  

Study on speed optimization methods in digital system design based on FPGA

作　　者：宋翠方[1] 王连明[1] 于安宁[1] 

机构地区：[1]东北师范大学应用电子技术研究所,吉林长春130024

出　　处：《东北师大学报（自然科学版）》2011年第4期65-71,共7页Journal of Northeast Normal University(Natural Science Edition)

基　　金：国家自然科学基金资助项目(50478007);吉林省科技发展重点支持项目(20100458)

摘　　要：讨论了基于FPGA进行数字系统设计过程中的速度优化方法.研究了流水线法、降低时滞法和关键路径优化法,对具体实例进行了VHDL编程并比较优化前后的RTL电路结构.结果表明,上述方法均可以有效提高数字系统的速度.The speed optimizing methods in the process of designing digital system based on FPGA device are discussed.Three optimizing methods-pipelined design,low latency and critical path optimization,are researched specifically.By programming some examples in VHDL and comparing the achieved RTL circuit architectures,the results show that the speeds of the digital system are effectively improved after optimization.

关 键 词：FPGA VHDL 速度优化 

分 类 号：TP399[自动化与计算机技术—计算机应用技术] TN710[自动化与计算机技术—计算机科学与技术]