基于DVB-S2标准低密度奇偶校验码译码器设计  

Design and Implementation of LDPC Decoder for DVB-S2

作　　者：王秀敏[1] 陈豪威[1] 

机构地区：[1]中国计量学院信息工程学院,杭州310018

出　　处：《吉林大学学报（信息科学版）》2011年第6期511-517,共7页Journal of Jilin University（Information Science Edition）

基　　金：国家质检总局科技计划基金资助项目(2009QK027);浙江省科技计划优先主题重点工业基金资助项目(2010C11024);杭州市经济开发区产学研合作基金资助项目(201002)

摘　　要：为解决DVB-S2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC(Low Density Parity Check Code)码译码器的硬件结构。利用校验矩阵周期特性,以16 200 bit码长和0.6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24 004个逻辑单元,6 437个寄存器和448 594 bit的RAM,吞吐率达到289 Mbit/s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。The hardware architecture of the DVB-S2 LDPC （Low Density Parity Check Code） code decoder is researched. According to the cyclical feature of the check matrix we have realized a decoder of the DVB-S2 LD- PC code whose rate is 3/5 and length is 16 200 bit. Experiment result shows that the total consumption of the LDPC decoder are 24 004 logic cells, 6 437 registers and 448 594 bits of RAM. And the throughput of is up to 289 Mbit/s. The structure of decoder using shared memory banks and writing the LLR （ Log-Likelihood Ratio） back to the RAM has low area and high throughput.

关 键 词：DVB-S2标准 后验概率 累加存储 寄存器 共享内存 

分 类 号：TN93[电子电信—信号与信息处理]