基于FPGA的可重构JH算法设计与实现  

Design and Implementation of Reconfigurable JH Algorithm Based on Field Programmable Gate Array

作　　者：周权[1] 王奕[1,2] 李仁发[1,2] 

机构地区：[1]湖南大学嵌入式系统及网络实验室,长沙410082 [2]湖南大学网络与信息安全湖南省重点实验室,长沙410082

出　　处：《计算机工程》2012年第11期208-210,共3页Computer Engineering

基　　金：国家自然科学基金资助项目(60873074;60673061);长沙市科技计划基金资助项目(K1003028-11)

摘　　要：针对现有可重构JH算法硬件实现方案吞吐量较低的问题,利用查找表方法对S盒进行优化,使改进的JH算法在现场可编程门阵列上实现时具有速度快和面积小的特点,在此基础上提出一种可重构方案。实验结果证明,该方案最高时钟频率可达322.81 MHz,占用1 405 slices,具有资源占用少、性能参数较好、功耗较低等特点。The throughput of the existing implementation of the reconfigurable JH algorithm is relatively small,thus,this paper optimizes the S-box and proposes a new reconfigurable JH hardware implementation.Experimental results show that the proposed design achieves 322.81 MHz clock frequency using 1 405 slices,which has the advantages of less hardware resources,better performance,and lower power consumption than the existing designs.

关 键 词：JH算法 安全哈希算法 现场可编程门阵列 可重构算法 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论]