Cadence Encounter与Virtuoso设计平台获得TSMC 20纳米Phase I认证  

出　　处：《中国集成电路》2012年第7期7-7,共1页China lntegrated Circuit

摘　　要：Cadence日前宣布针对20纳米设计、实现和验证／签收，Cadence的Encounter数字与Virtuoso定制／模拟设计平台获得了TSMC Phase I认证。TSMC认证了该20纳米设计规则手册（DRMs）的工具以及SPICE模型。早期应用者正在使用该流程与工具，同时TSMC、Cadence和设计工程师们正在继续展开密切合作。

关 键 词：CADENCE VIRTUOSO PHASE TSMC 纳米设计 设计平台 认证 SPICE模型 

分 类 号：TN402[电子电信—微电子学与固体电子学]