密码嵌入式处理器中高速缓存的研究与设计  

Study and design of Cache for cryptographic embedded processor

作　　者：王晓燕[1] 杨先文[2] 陈海民[2] 

机构地区：[1]河南中医学院学生工作部,河南郑州450008 [2]解放军信息工程大学,电子技术学院,河南郑州450000

出　　处：《计算机工程与设计》2012年第8期3000-3005,共6页Computer Engineering and Design

基　　金：国家自然科学基金项目(61072047);现代通信国家重点实验室基金项目(9140C1106021006);郑州市科技创新型科技人才队伍建设工程基金项目(096SYJH21099)

摘　　要：为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。In order to improve the working efficiency of a cryptographic embedded processor, a harvard-architectural Cache design, which includes instruction Cache （iCache） and data Cache （dCache）, is proposed. Based on dual-port RAM and some low- cost hardware, label storages and data/instruction storages are designed, and control flows of iCache and dCache are given as well. 4KB iCache and 8KB dCache are configured when implemented and integrated in the cryptographic embedded processor. The FPGA validation shows that the design can satisfy the practical demand of the processor. The performance analysis shows that the access speed after adopting Cache is improved at least 5.26 times than that of accessing main memory directly.

关 键 词：密码嵌入式处理器 哈佛结构 高速缓存 双端口RAM 现场可编程逻辑 

分 类 号：TP309.1[自动化与计算机技术—计算机系统结构]