带Cache和精确中断响应的CPU设计  

Design of CPU with Cache and Precise Interruption Response

作　　者：刘秋菊[1,2] 李飞[2] 刘书伦[2] 

机构地区：[1]重庆大学自动化学院,重庆400044 [2]济源职业技术学院信息工程系,河南济源459000

出　　处：《实验室研究与探索》2012年第3期68-74,95,共8页Research and Exploration In Laboratory

基　　金：国家自然科学基金项目(11001075);河南省科技厅科技攻关项目(092102210327)

摘　　要：提出了带Cache和精确中断响应的CPU设计方案,实现指令集MIPS中选取15条指令作为本CPU的基本指令。采用基本5步流水线CPU设计,给出了指令Cache、数据Cache和精确中断响应的设计与实现。测试结果表明,该方案符合设计要求。In this paper the design of CPU with Cache and precise interruption response was proposed.15 of the MIPS instruction set were selected as the basic instruction for the CPU.By using 5 stage pipeline,the instruction Cache,data Cache and precise interruption response were realized.The test results show that the scheme meets the design requirements.

关 键 词：5步流水线 指令CACHE 精确中断响应 CPU设计 

分 类 号：TP332[自动化与计算机技术—计算机系统结构]