高效率集成电路测试芯片设计方法  

Highly efficient design method of test chip for VLSI

作　　者：胡龙跃[1] 史峥[1] 刘得金[1] 邵康鹏[1] 

机构地区：[1]浙江大学超大规模集成电路设计研究所,杭州310027

出　　处：《计算机工程与应用》2013年第11期54-57,共4页Computer Engineering and Applications

基　　金：国家自然科学基金(No.61204111)

摘　　要：对生成测试芯片效率进行研究,提出了一种采用版图编辑器作图和批量参数化建模设计方法。缩短了设计周期,降低了设计难度。依据该方法,开发了一套针对工艺开发包的测试芯片,实验结果验证了其高效性。To study the efficiency of generating VLSI test chip, a method which uses a layout editor for drawing and models parameters in batch is proposed. This method can not only shorten design cycle, but also reduce difficulty. A set of test chips for PDK has been implemented by the method, and the final result proves the efficiency.

关 键 词：超大规模集成电路 测试芯片 开尔文结构 工艺开发包 组件描述格式 

分 类 号：TP311.1[自动化与计算机技术—计算机软件与理论]