基于PetriNets的ASIP流水线研究  

Pipeline of ASIP Design Method Based on Petri Nets

作　　者：赵谦[1] 朱勇[1] 

机构地区：[1]武汉纺织大学数学与计算机学院,湖北武汉430073

出　　处：《武汉纺织大学学报》2013年第3期61-63,共3页Journal of Wuhan Textile University

基　　金：武汉纺织大学研究生创新基金(2012)

摘　　要：探讨了将CPU中流水线用PetriNets模型进行描述设计的一种方法,为了分析验证PetriNets流水线模型描述的正确与否,搭建了一个用verilog语言实现的模型CPU运行环境,该CPU的CU单元用PetriNets描述,对其做了仿真验证,对这项研究的可行性进行了验证,为以后进一步研究提出了一个可行的指导思想。A method of using PetriNets model design the pipeline of the traditional CPU, to verify this method is correct, set up a model CPU environment which is designed by verilog language, the CU of this CPU is designed by PetriNets, which has simulated this model, at the same time, author comes up with a correct theory.

关 键 词：PETRI网 专用指令集处理器 VERILOG硬件描述语言 可编程门阵列 

分 类 号：TP368.1[自动化与计算机技术—计算机系统结构]