VERILOG硬件描述语言

作品数：91被引量：219H指数：7
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一种同步流水线SRAM读写控制模型
《微电子学》2024年第2期228-234,共7页李铁虎 黄丹 罗华军 祁宗 
国家自然科学基金资助项目(62004020);重庆市教委科学技术研究项目(KJQN202101137)。
设计了一种同步流水线静态随机存储器读写控制系统的行为级模型。分析了存储器芯片的控制信号和工作时序要求,利用Verilog硬件描述语言对存储器芯片的读写系统进行了行为级建模。系统包括主机、总控制器和存储器三部分,其中总控制器又...
关键词：SRAM 读写控制系统 VERILOG硬件描述语言 行为级模型 
基于FPGA蓝牙通信技术的智能电子锁设计
《中华传奇（上旬）》2022年第34期0144-0145,0148,共3页赵玉雷 
本文设计以英特尔的CycloneⅣE系列的EP4CE6F17C8NFPGA芯片为核心,利用Verilog硬件描述语言改变FPGA芯片的内部逻辑结构,实现对输入密码的逻辑校验,并能够实现通过外设的无线蓝牙串口发送无线信号至手机等功能。经测试,该设计大幅提高...
关键词：FPGA 智能电子锁 无线通信 VERILOG硬件描述语言 
基于FPGA的CRC编解码算法研究被引量：3
《微处理机》2022年第1期18-21,共4页李世伟 马家庆 
为抵抗复杂传输环境对通信数据造成的影响,对循环冗余校验码CRC这一通信系统中常用的差错控制技术展开研究,设计一套算法在软硬件层面深入挖掘CRC的潜力。在简介循环冗余校验基本原理的基础上,以国际标准CRC-16为研究对象,分析编码和解...
关键词：现场可编程门列阵 循环冗余校验码 VERILOG硬件描述语言 差错控制 
基于PCF8563的数字钟FPGA设计与实现被引量：1
《计算机测量与控制》2020年第6期231-235,共5页付永乐 王崇 
针对基于时钟芯片的数字钟系统进行了研究,采用FPGA作为主控芯片通过I2 C总线实现对实时时钟芯片PCF8563的读写控制,实现了时钟/日历切换显示,对时钟/日历手动调校;在调校状态下,实现了数据移位时数码管闪烁指示功能;给出了系统设计以及...
关键词：数字钟 PCF8563 FPGA I2C总线 VERILOG硬件描述语言 
高校数字逻辑电路实验教学探索被引量：1
《广西教育》2018年第47期157-158,共2页易艺 
本文论述高校数字逻辑电路实验教学,以培养学生的工程应用能力和实践能力为目标,提出在数字逻辑电路实验教学过程中采用以项目为导向的实验教学模式,并将Quartus II软件和Verilog 硬件描述语言等相关知识融入数字逻辑电路实验教学中,使...
关键词：数字逻辑电路实验 实验教学 VERILOG硬件描述语言 项目导向 
一种改进型逐点比较圆弧插补算法的FPGA实现被引量：5
《现代电子技术》2017年第19期153-155,159,共4页韩赛飞 施佺 刘炎华 黄新明 孙玲 
江苏省自然科学基金项目(BK20151272);江苏省"六大人才高峰"项目(2014-WLW-029);江苏省"333工程"项目(BRA2015356)
逐点比较圆弧插补作为一种常见的插补算法在数控系统中广泛应用。为了进一步提高传统插补算法的速度,通过分析逐点比较法的特点简化了给进判别逻辑,提出一种改进的逐点比较圆弧插补算法实现方案。充分利用Verilog HDL语言特点,通过设计...
关键词：圆弧插补 VERILOG硬件描述语言 FPGA 逐点比较法 
数据采集系统中SDRAM控制器的FPGA设计被引量：6
《电子设计工程》2017年第15期137-140,共4页雷能芳 
陕西省教育厅科学研究计划项目(14JK1247);渭南师范学院特色学科建设项目(14TSXK07)
针对SDRAM时序控制复杂等设计难点,提出了一种基于现场可编程门阵列(FPGA)设计SDRAM控制器的方法。使用状态机的设计思想,采用Verilog硬件描述语言对时序控制程序进行了设计。通过Modelsim SE 6.0开发平台进行了时序仿真,得到的SDRAM读...
关键词：SDRAM控制器 状态机 VERILOG硬件描述语言 时序仿真 
基于Verilog HDL的功率开关器件控制信号死区时间设置被引量：1
《空军预警学院学报》2017年第4期289-292,共4页姚景远 朱忠尼 宋庆国 张简威 
针对高开关频率下多开关管控制信号逆变电路,利用传统模拟电路产生含统一死区时间的控制信号难度大、存在电路安全隐患等问题,提出由单个现场可编程门阵列(FPGA)芯片产生各路含有死区时间的控制信号.首先分析了死区时间效应对输出电压...
关键词：现场可编程门阵列 VERILOG硬件描述语言 功率开关器件 死区时间 
基于FPGA时域有限差分算法的设计与实现
《上海电力学院学报》2017年第1期69-72,96,共5页赵倩 
以时域有限差分法的二维形式为例,用Verilog HDL语言加以实现.采用32位单精度浮点数进行加减法和乘法运算,以保证计算的精度.通过modelsim软件仿真,以Altera FPGA的硬件实现来确保设计的正确性.实验结果显示,基于FPGA的时域有限差分法...
关键词：时域有限差分法 可编程逻辑器件 VERILOG硬件描述语言 二维TM波 
基于Matlab的并行循环冗余校验Verilog代码自动生成方法被引量：6
《计算机应用》2016年第9期2503-2507,2554,共6页薛俊 段发阶 蒋佳佳 李彦超 袁建富 王宪全 
国家自然科学基金资助项目(61501319);海洋经济创新发展区域示范项目(cxsf2014-2)~~
在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低...
关键词：循环冗余校验 并行计算 MATLAB VERILOG硬件描述语言 现场可编程门阵列 
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