数据采集系统中SDRAM控制器的FPGA设计  

Design of SDRAM controller in data acquisition system based on FPGA

作　　者：雷能芳[1] 

机构地区：[1]渭南师范学院数理学院,陕西渭南714000

出　　处：《电子设计工程》2017年第15期137-140,共4页Electronic Design Engineering

基　　金：陕西省教育厅科学研究计划项目(14JK1247);渭南师范学院特色学科建设项目(14TSXK07)

摘　　要：针对SDRAM时序控制复杂等设计难点,提出了一种基于现场可编程门阵列(FPGA)设计SDRAM控制器的方法。使用状态机的设计思想,采用Verilog硬件描述语言对时序控制程序进行了设计。通过Modelsim SE 6.0开发平台进行了时序仿真,得到的SDRAM读写仿真波形图时序合理、逻辑正确。According to the difficulty in complex timing control of SDRAM, a general SDRAM controller is designed using Field Programmable Gate Array （FPGA）. The timing control program is designed by using the design concept of state machine and Verilog hardware description language. By using the simulator of the Modelsim SE 6.0, the simulative waveforms for reading and writing SDRAM are presented with reasonable time sequence and correct logic.

关 键 词：SDRAM控制器 状态机 VERILOG硬件描述语言 时序仿真 

分 类 号：TN929.11[电子电信—通信与信息系统]