多码率、多码长LDPC译码器的设计与实现  

Design and implementation of multi-rate and multi-length LDPC decoder

作　　者：唐凯林[1] 杜慧敏[1] 段高攀 

机构地区：[1]西安邮电大学电子工程学院,陕西西安710061

出　　处：《电子技术应用》2013年第12期58-60,共3页Application of Electronic Technique

基　　金：国家自然科学基金项目(61136002)

摘　　要：针对IEEE802.16e标准,基于层译码算法(TDMP)提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计,可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真,使用的FPGA芯片为Virtex4-xc4vfx12-sf363-12,最大工作频率为170.278 MHz,译码吞吐量可达到128.77 Mb/s。最后,通过搭建软硬件协同验证平台验证设计的正确性,并将验证的结果与Matlab仿真结果进行了对比。A method of the decoding algorithm （TDMP） is presented for the multi-rate, multi-length LDPC code decoder. The decoder uses parallel and pipelining design, which can keep the flexibility of the decoder circuit at the same time to improve the throughput. ISE toolset of Xilinx is used to do the synthesis simulation,choosing Virtex4-xc4vfx12-sf363-12 as FPGA platform. The maximum clock frequency is 170 MHz,the decoding throughput can reach 128.77 Mb/s. Through the platform of software and hardware, verify the correctness of the design, the results are compared with the simulation results of Matlab.

关 键 词：IEEE 802 16e标准 TDMP LDPC码译码器 软硬件协同验证平台 

分 类 号：TN492[电子电信—微电子学与固体电子学]