LDPC码译码器

作品数：29被引量：53H指数：4
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基于信息截断的低复杂度多进制LDPC码译码器被引量：2
《信号处理》2022年第3期641-650,共10页王瑞雪 陈为刚 
国家自然科学基金(61671324)。
针对多进制低密度奇偶校验(LDPC)码译码算法实现复杂度较高的问题,基于简化增强串行广义比特翻转译码算法(SES-GBFDA),提出将每个符号的对数似然值截断为有限值进而有效减少存储需求和计算复杂度的译码算法,即截断SES-GBFDA。对于定义...
关键词：多进制低密度奇偶校验码 译码器 现场可编程门阵列 
CCSDS标准中LDPC码译码器研究与实现
《电子质量》2021年第5期99-103,107,共6页薛丽 
目前,准循环LDPC(QC_LDPC)已经广泛应用IEEE 802.11、IEEE 802.16、DVB-S2、CCSDS、3GPP 5G-NR等系列标准。LDPC码的性能非常优越、复杂度较低、吞吐量高、可以进行并行解码,解码时延小。该文针对CCSDS131.0-B-2标准中10种码字的LDPC码...
关键词：准循环低密度校验码(QC_LDPC码) 译码器 FPGA实现 
5G LDPC码译码器实现被引量：7
《电子与信息学报》2021年第4期1112-1119,共8页胡东伟 
该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构:将译码器分为高速译码器和低信噪比译码器。高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、...
关键词：5G移动通信 低密度奇偶校验码 译码器 FPGA 
LDPC码译码器通用模块的FPGA设计
《电子技术与软件工程》2016年第14期117-118,共2页裴培 
在介绍LDPC(Low Density Parity Code)低密度校验码的基本迭代译码原理的基础上,针对FPGA技术,专门设计了译码器中通用的变量节点以及校验节点处理单元,其中分别包括全并行与全串行的实现方式。编译结果表明,这些模块可以实现高速的处...
关键词：低密度校验码 FPGA 串行并行 
动态自适应低密度奇偶校验码译码器的FPGA实现被引量：4
《电子与信息学报》2015年第8期1937-1943,共7页兰亚柱 杨海钢 林郁 
国家自然科学基金(61404140;61271149;61106033)资助课题
在复杂深空通信环境中，自适应能力的强弱对低密度奇偶校验（LDPC）码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB—S2标准LDPC码译码器各功能模块的IP化设计，将动态自适应理论参数化映射到各功能模块中，实现动态自适应L...
关键词：LDPC码译码器 动态自适应 DVB—S2标准 FPGA 
一种高速LDPC码译码器的设计及实现被引量：2
《微电子学与计算机》2015年第6期54-57,61,共5页伏思昌 何小海 卿粼波 车倜贲 
国家自然科学基金(61201388)
针对目前低密度奇偶校验(LDPC)码译码复杂度大、速率低、占用资源多的问题,深入研究了LDPC码的译码算法.在加性高斯白噪声(AWGN)信道下,对适合硬件实现的最小和译码算法进行了仿真,得到了最佳的量化方案和译码迭代次数.在两种改进的最...
关键词：低密度奇偶校验码 最小和译码算法 部分并行 FPGA 
多码率、多码长LDPC译码器的设计与实现被引量：1
《电子技术应用》2013年第12期58-60,共3页唐凯林 杜慧敏 段高攀 
国家自然科学基金项目(61136002)
针对IEEE802.16e标准,基于层译码算法(TDMP)提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计,可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE工具进行综合仿真,使用的FPGA芯片为...
关键词：IEEE 802 16e标准 TDMP LDPC码译码器 软硬件协同验证平台 
面向磁记录信道的原模图LDPC码译码器的FPGA设计被引量：6
《重庆邮电大学学报（自然科学版）》2013年第6期788-794,共7页周健 吕毅博 洪少华 王琳 
国家自然科学基金(61271241)~~
针对传统原模图低密度奇偶校验(low density parity check,LDPC)码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结...
关键词：磁记录信道 原模图LDPC码 准循环扩展 提前终止迭代策略 低资源消耗 
T-MMB系统中LDPC码译码器的FPGA设计与实现
《电子产品世界》2013年第7期53-55,67,共4页柳晓凤 李媛 韩康康 
本文设计了一种符合手机电视T-MMB标准的信道译码解决方案,并进行了MATLAB仿真和FPGA的实现。同时针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了基于块RAM的高效存储方法。该方法既可以同时读取用于运算的校验节点信息...
关键词：LDPC码 T—MMB系统 译码器 FPGA实现 高效存储 
LDPC码译码器的设计与实现被引量：1
《电视技术》2013年第7期120-122,共3页朱联祥 何凯 何圆圆 古昌金 
由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现。仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit...
关键词：LDPC码 LLR BP 译码器 FPGA 
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