CCSDS标准中LDPC码译码器研究与实现  

Research and Implementation of LDPC Codes Decoder in CCSDS Standards

作　　者：薛丽 Xue Li(Southwest China Electronic Technology Institute,Sichuan Chengdu 610036)

机构地区：[1]中国西南电子技术研究所,四川成都610036

出　　处：《电子质量》2021年第5期99-103,107,共6页Electronics Quality

摘　　要：目前,准循环LDPC(QC_LDPC)已经广泛应用IEEE 802.11、IEEE 802.16、DVB-S2、CCSDS、3GPP 5G-NR等系列标准。LDPC码的性能非常优越、复杂度较低、吞吐量高、可以进行并行解码,解码时延小。该文针对CCSDS131.0-B-2标准中10种码字的LDPC码以码率为单位在FPGA上进行了兼容实现,并给出了进一步实现高速译码和降低硬件资源的方法,为在实际工程实现需要提供了重要参考。Nowadays,Quasi-cyclic low-density parity-check(QC_LDPC)codes has been widely used in IEEE 802.11,IEEE 802.16,DVB-S2,CCSDS,3GPP 5G-NR series of standards.LDPC code has excellent performance,low complexity,high throughput,parallel decoding and small decoding delay.This paper aims to compatible implement the 10 kinds of code in the CCSDS131.0-B-2 standard on the FPGA,and gives the method of further realizing high speed decoding and reducing hardware resources,providing important reference to the realization needs of engineering.

关 键 词：准循环低密度校验码(QC_LDPC码) 译码器 FPGA实现 

分 类 号：TN911.22[电子电信—通信与信息系统]