一种基于余数系统的奇偶检测算法及VLSI实现  

Parity Detection Algorithm and VLSI Implementation Based on the RNS

作　　者：张译匀[1] 周婉婷[1] 李磊[1] 

机构地区：[1]电子科技大学电子科学技术研究院,四川成都611731

出　　处：《微电子学与计算机》2014年第3期32-35,共4页Microelectronics & Computer

摘　　要：提出了一种基于常用三模基{2n+1,2n-1,22n+1}改进的奇偶检测算法,此方法仅使用一个n位的模加器,一个n+1位的进位选择加法器(CSA),一个2n位的比较器及一些简单的组合单元即可实现,有效节省了资源,并简化了设计的复杂度.当n=30时,面积仅为6 130.958μm2,延迟仅为0.67ns.A parity checker based on triple-mode{2^n＋1 ,2^n -1 ,2^2n＋1}is proposed in this paper ,this checker only need a n-bit adder ,a n＋1 bit CSA adder ,a 2n bit comparator and some simple combination unit ,it lowers the resource consumption and simplifies the design effectively .When n=30 ,an area of only 6130 .958μm^2 ,the delay is only 0 .67ns .

关 键 词：余数系统 奇偶检测 VLSI 

分 类 号：TN403[电子电信—微电子学与固体电子学]