宏块并行可复用的H.264帧内解码器的VLSI结构设计  

A Macroblock-parallel and Resuable VLSI Architecture of H.264 Intra Decoder

作　　者：兰旭光[1] 李兴玉[1] 温灏[1] 王志刚[1] 

机构地区：[1]西安交通大学人工智能与机器人研究所,陕西西安710049

出　　处：《微电子学与计算机》2014年第4期75-78,82,共5页Microelectronics & Computer

基　　金：国家自然科学基金项目(61175010;高校国际合作基金)

摘　　要：设计通用的宏块并行的H.264帧内解码次序,避免了解码时的数据冲突,进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元,在解码速度提高的同时,尽量避免了资源的开销.通过对设计的并行解码器速度的测试及DC综合的结果,验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性,每个宏块解码平均速度到达了113cycles.This paper presents a VLSI architecture design of macroblock-parallel intraframe decoder to avoid the data conflicts, providing guarantee for decdoding correctness. The memory reuse, calculation unit reuse and macroblock- parallel intra prediction module is designed which can improve the decoding speed and increase the utilization of resources at the same time. The functional testing and I）C analysis has demonstrated the proposed macroblock- parallel VLSI architecture of intra decoder. It achieves a decoding speed at 113 cycles/MB.

关 键 词：宏块并行 帧内解码器 大规模集成电路 H 264 

分 类 号：TN406[电子电信—微电子学与固体电子学]