2.5 Gbps收发器中相位锁定检测电路的设计与仿真  

Design and simulation of phase locking detection circuit in 2.5 Gbps transceiver

作　　者：邓军勇[1] 蒋林[1] 曾泽沧[1] 

机构地区：[1]西安邮电大学电子工程学院,陕西西安710121

出　　处：《电子设计工程》2014年第7期124-127,共4页Electronic Design Engineering

基　　金：国家自然科学基金项目(61272120;61201044);陕西省教育厅专项科研计划项目(2010JK817)

摘　　要：相位锁定检测电路是锁相环环路的关键电路,其性能的优劣直接影响了整个系统的工作。本文描述了相位锁定检测电路的工作原理,根据项目实际提出一种相位锁定检测方案,按照全定制设计流程采用SMIC0.18μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作。The phase locking detection circuit is a critical part of phase locked loop circuit, and its performance has great influence on the whole system. This paper analyzes the operating principle of phase locking detection circuit, proposes a digital scheme under full-custom design. The new scheme is design under SMIC 0.18/zm CMOS mixed-signal process, and with simulation result, the circuit can word stably in the 2.5 Gbps transeceiver.

关 键 词：相位锁定检测 CMOS电路 锁相环 收发器 

分 类 号：TN47[电子电信—微电子学与固体电子学]