基于FPGA的稀疏矩阵向量乘的设计研究  

Design and implementation of sparse matrix vector multiplication on FPGA

作　　者：张禾[1] 陈客松[2] 

机构地区：[1]西南石油大学电气信息学院,成都610500 [2]电子科技大学电子工程学院,成都610005

出　　处：《计算机应用研究》2014年第6期1756-1759,共4页Application Research of Computers

基　　金：国家重大专项课题资助项目(2008ZX05026-001-09);四川省教育厅资助项目(112B020);西南石油大学校自然科学基金资助项目(2012XJZ021)

摘　　要：作为典型的不规则算法,稀疏矩阵向量乘的计算过程具有非常低的访存局部性和计算访存比,因此在基于cache的通用处理器上计算效率很低。提出了一种面向可重构计算平台的基于IEEE-754浮点数据格式标准的稀疏矩阵向量乘算法加速器的设计。在一维划分的行压缩稀疏矩阵数据存储技术以及计算部件的流水化设计的基础上,提出了一种基于单个浮点加法器的无阻塞累加器设计。通过实验验证表明,简化了算法的设计提高了算法执行的并行度和外部存储器的带宽利用率,获得了相对于传统处理器1.37-2.60倍的性能加速比。As one of the typical irregular algorithms,the locality of memory access and calculation density of sparse matrix vector multiplication is very low,leading to inefficient utilization of traditional cache-based general purpose processor.This paper presented a design of a general sparse matrix vector multiplication algorithm accelerator,based on a configurable computing platform.The design was based on the 1-D partitioned compressed sparse row format,a pipelining architecture of processing elements and a non-block accumulator design.The implementation simplifies the design of the algorithm and improves the algorithm parallelism and the utilization of the external memory bandwidth and obtains speedup of 1.37x to 2.60x with respect to the general purpose processor.

关 键 词：稀疏矩阵向量乘 现场可编程逻辑门阵列 可重构计算 并行算法 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论]