采用0.25μmCMOS工艺、适用于LVDS驱动器的高性能多相时钟生成器的设计  

Design of High-Performance Multiphase C lock Generator Used in LVDS Driver with 0.25μm CMOS Technology

作　　者：陈钰[1] 洪志良[1] 朱江[1] 

机构地区：[1]复旦大学电子工程系,上海200433

出　　处：《Journal of Semiconductors》2001年第8期1069-1074,共6页半导体学报（英文版）

摘　　要：提出了一种适用于 L VDS驱动器的电荷泵锁相环 (PL L)多相时钟生成器的设计方法 ,特别是在压控环形振荡器 (VCO)设计中采用了高温度补偿和高电源抑制比的新技术 ,使得 VCO的固定频率基本不受温度和电源电压变化的影响 .采用 U MC的 0 .2 5 μm CMOS工艺模型 ,在 Cadence的环境下用 spectre S仿真器模拟 ,结果表明设计的 PL L 对于不同的 PVT:SSS、TTT、FFF、SFS、FSF(头两个字母表示工艺变化引起的模型参数的变化 ,第三个字母表示系统工作条件 :T为 75℃ ,3.3V;S为 12 5℃ ,3.0 V;F为 0℃ ,3.6 V) ,均能得到符合标准要求的7相时钟信号 ,其中 VCO固定频率所对应的温度系数为 32 ppm/℃ ,电源反射比为 0 .2 % /The conventional interface in a high-reso lution flat panel system can't overcome the problems of excess electromagnetic i nterface and power caused by full-swing transmission signals in parallel lines. A low voltage differential signaling (LVDS) driver based on ANSI/TIA/EIA-644 st andard is used to solve the bottleneck in the conventional interface.In UMC 0 2 5μm CMOS,a multi-phase clock generator Chargepump phase-locked loop (PLL) wit h high temperature compensation and low supply sensitivity has been designed.Wit h spectres in Cadence,the results show that this PLL circuit operates with a loc k ranging from 32MHz to 112MHz and has a 32ppm/℃ temperature coefficient (TC) a nd 0 2%/V supply sensitivity of free-running frequency.

关 键 词：多相时钟生成器 环形压控振荡器 CMOS工艺 集成电路设计 LVDS驱动器 

分 类 号：TN402[电子电信—微电子学与固体电子学]