用VHDL设计快速BCD码加法器  

The Design of Rapid Adder Using VHDL

作　　者：张生平[1] 薛梅[1] 

机构地区：[1]南京邮电学院,南京210003

出　　处：《电子工程师》2001年第6期22-23,共2页Electronic Engineer

摘　　要：介绍了一种多位 BCD码快速加法器的设计方法 ,并给出了 3位 BCD码加法器的 VHDL源程序和在 Foundation Series 3.1 i环境中的模拟结果。This paper introduces a way for designing rapid adder,and an example of 3-bit-BCD-adder is provided in VHDL,and also the simulation result in Foundation Series 3.1i is given.

关 键 词：VHDL BCD码 加法器 

分 类 号：TP332.21[自动化与计算机技术—计算机系统结构]