RTL综合中变量赋值语句的综合方法  

Variable Assignment Statement Synthesis MVariable Assignment Statement Synthesis Method in RTL Synthesis

作　　者：袁媛[1] 谢巍[1] 刘明业[1] 

机构地区：[1]北京理工大学ASIC研究所,北京100081

出　　处：《计算机辅助设计与图形学学报》2002年第7期683-687,共5页Journal of Computer-Aided Design & Computer Graphics

基　　金：国家自然科学基金 (69973 0 0 7)资助

摘　　要：变量是 VHDL 语言中顺序语句的一个特征 .从分析变量的作用出发 ,论述 RTL 综合中变量赋值语句的综合方法及其相应依据 ;同时提出一种用于对变量赋值语句进行综合的数据结构——变量关联链表 (VAL) ,及以此数据结构为基础的变量赋值语句的综合方法 .最后给出采用Variable presents a specific feature of VHDL sequential statements.Starting from analyzing the functions of variable,the synthesis m ethod of variable assignm ent statements and the basics of its usage are discussed.At the same tim e,a data structure used for the synthesis of variable assignment statements,called variable associate link(VAL) is broughtforward.Finally some experiment results using VAL to synthesize variable assignment statem ents are illustrated.

关 键 词：变量赋值语句 RTL综合 组合逻辑综合 时序逻辑综合 数字电路 

分 类 号：TN79[电子电信—电路与系统]