在IC设计中应用STA处理时序问题的方法  

Process Way for Timing Violation by STA in IC Design

作　　者：孙佳佳[1] 赵庆哲[1] 

机构地区：[1]中国电子科技集团公司第四十七研究所,沈阳110032

出　　处：《微处理机》2014年第4期15-18,共4页Microprocessors

摘　　要：当代数字IC的设计规模和复杂性在不断增加,验证工作也越来越困难,特别是静态时序分析在此背景下变得尤为重要。目前业界普遍采用自动化的设计方式,通过应用工具软件,来对设计时序进行分析。主要探讨了在IC设计当中对于时序违例的一些处理方法。With increasing in scale and complication of the digital IC design,the verification becomes more difficulty,especially the STA is getting extremely important under this background.Now the CAD is used in the IC design to analysis timing.This paper mainly discusses the solution of timing violation in IC design.

关 键 词：数字IC 静态时序分析 建立时间 保持时间 

分 类 号：TN492[电子电信—微电子学与固体电子学]