一种用于数模混合电路的可测试性设计IP核  

A Design-for-test IP Core for Mixed-signal Circuit

作　　者：冯泽民[1] 王晶晶[1] 陈迟晓[1] 许俊[1] 任俊彦[1] 

机构地区：[1]复旦大学专用集成电路与系统国家重点实验室,上海201203

出　　处：《固体电子学研究与进展》2014年第6期550-554,共5页Research & Progress of SSE

基　　金：国家科技重大专项(2012ZX03001020)

摘　　要：介绍了一种用于数模混合电路的可测试性设计IP核。该IP核可作为辅助测试的模块嵌入到数模混合电路中,利用串口通信技术,由单片机(MCU)或FPGA向IP内部串行输入控制信号,完成对待测数模混合电路的数字校正和模拟校正或者输出待测电路中的部分静态电压节点,由此提高测试的成功率。电路采用TSMC 65nm工艺设计并流片,功耗为600μW,核心面积为110μm×80μm,适合数模混合电路的片上集成。Presented is a design-for-test IP core suitable to be embedded in mixed-signal cir cuit for the assistance of test. The digital and analog calibration can be achieved by technology of serial communication through FPGA or MCU. The static voltage of tested circuit can also be ex- tracted. This chip with the core area of 110 μm×80 μm is implemented in TSMC 65 nm CMOS technology and consumes 600μW.

关 键 词：可测试性设计 数模混合电路 串口通信 

分 类 号：TN431[电子电信—微电子学与固体电子学]