可测试性设计

作品数：183被引量：407H指数：9
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单元感知测试的优化方案
《微电子学与计算机》2024年第8期109-114,共6页李锦明 刘洁 
装发基础研究项目(514010504-308)。
越来越多的半导体公司采用新型故障模型——单元感知测试(Cell Aware Test,CAT)来提高库单元内部覆盖率和低缺陷率,但CAT在自动测试向量生成(Auto Test Pattern Generation,ATPG)过程中使用的测试向量数量多,运行时间长,显著地增加测试...
关键词：细胞感知测试 可测试性设计 合并时钟域 总临界区域 
基于合并时钟域的片上时钟描述优化方法
《微电子学与计算机》2024年第7期104-109,共6页刘洁 李锦明 
装发基础研究(514010504-308)。
多时钟域的可测试性设计有两种描述片上时钟(On Chip Clock,OCC)行为的方法:时钟控制定义(Clock Control Definition,CCD)和命名捕获过程(Named Capture Procedure,NCP)。但这两种方法都存在不足:CCD无法定义复杂的时钟方案和捕获方案;...
关键词：多时钟域 可测试性设计 片上时钟 合并时钟域NCP 
基于电感耦合互连的三维集成电路测试方法
《微纳电子与智能制造》2024年第1期46-51,共6页崔洋 熊杰 杨卓 高浩 郑攀 蔡雯雯 邹维 邹雪城 张力 
国家自然科学基金项目(62304074)资助
电感耦合互连是一种用于三维芯片堆叠封装的无线互连技术。与硅通孔技术相比,它能以更高的灵活性和更低的成本提供芯片间的高带宽通信。然而,在基于电感耦合互连的多芯片堆叠系统中,由于没有物理连接,芯片的功能测试较为困难。为确保信...
关键词：集成电路 电感耦合 三维芯片堆叠 三维片上网络 可测试性设计 互联网络 
SoC芯片扫描链测试设计与实现
《集成电路应用》2024年第3期52-53,共2页卢叶青 
阐述针对SoC芯片,进行压缩测试、stuck-at测试和全速测试的设计,并通过Tessent软件插入扫描链和生成ATPG自动测试向量。结果表明,芯片固定型故障、时延相关故障的覆盖率满足测试要求。
关键词：集成电路 可测试性设计 扫描链测试 EDT电路 
系统测试的意义及系统可测试性设计
《现代信息科技》2024年第4期92-96,共5页邹海蓉 
系统测试是系统开发的一个重要环节,是验证所设计的系统是否满足功能要求和性能要求的重要手段。测试进行得越早,解决缺陷所需要的成本越低。可测试性设计做得越好,越能提高测试的效率。这大大地降低项目进度,项目成本和产品质量的风险...
关键词：可测试性 非功能性需求 质量属性 
逻辑内建自测试技术进展综述
《集成技术》2024年第1期44-61,共18页金敏 向东 
逻辑内建自测试(logic buit-in self-test,LBIST)是一种可测试性设计技术,利用芯片、板级或系统上的部分电路测试数字逻辑电路本身。LBIST对于许多应用来说至关重要,尤其是国防、航空航天、自动驾驶等生命和任务关键型的应用。这些应用...
关键词：逻辑内建自测试 伪随机序列产生器 多输入特征寄存器 确定性自测试 可测试性设计 
浅析风电机组可测试性设计准则应用
《中文科技期刊数据库（全文版）工程技术》2023年第8期16-19,共4页左栋 
本文介绍了测试和诊断系统对风电机组智能化的重要作用; 详细阐述了测试性设计的基本方法、设计流程,并研究了可测试设计在复杂系统并行开发中存在的问题,论证了制定可测试性设计准则的必要性;结合风电机组系统部件组成特点及故障类型,...
关键词：故障 可测试性设计 监控 
前言
《计算机研究与发展》2023年第6期1202-1203,共2页李华伟 包云岗 梁云 
处理器芯片是电子信息产业的基石,应用驱动逐渐成为后摩尔时代处理器芯片发展的一大趋势.大量直接面向应用领域的专用处理器芯片定制需求将芯片设计推向更高抽象层次,甚至应用软件端.而依赖于现有电子设计自动化(EDA)技术,设计与制造一...
关键词：处理器芯片 专用处理器 应用软件 可测试性设计 工具链 敏捷设计 电子信息产业 封装测试 
一种适用于Chiplet测试的通用测试访问端口控制器电路设计被引量：1
《电子与信息学报》2023年第5期1593-1601,共9页蔡志匡 周国鹏 宋健 王子轩 郭宇锋 
国家自然科学基金(61974073)。
在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTA...
关键词：3维集成电路 Chiplet 中介层 可测试性设计 IEEE 1838标准协议 
基于三维线性反馈移位寄存器的三维堆叠集成电路可重构测试方案
《计算机应用》2023年第3期949-955,共7页陈田 鲁建勇 刘军 梁华国 鲁迎春 
国家自然科学基金资助项目(62174048,62027815)。
三维堆叠集成电路(3D SIC)结构复杂,相较于二维集成电路(2D IC),设计有效的测试结构以降低测试成本更加困难。为降低3D SIC的测试成本,提出一种基于线性反馈移位寄存器(LFSR)的能够有效适应3D SIC不同测试阶段的三维LFSR(3D-LFSR)测试...
关键词：三维堆叠集成电路 线性反馈移位寄存器 可测试性设计 可重构测试 测试成本 
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