一种10位10MS/s全差分异步逐次逼近模数转换器  

A 10 bit 10 MS/s Differentially Asynchronous Successive Approximation Analog-to-digital Converter

作　　者：张振亮[1] 郭裕顺[1] 

机构地区：[1]杭州电子科技大学信息工程学院,杭州310018

出　　处：《固体电子学研究与进展》2014年第6期559-563,598,共6页Research & Progress of SSE

摘　　要：设计了一种适用于嵌入式应用的10位10 MS/s逐次逼近模拟数字转换器。数字模拟转换器采用改进的分段电容阵列结构,有效地减小了电容面积和开关切换时的功耗。电容阵列采用中心对称技术,提高了电容匹配。使用采样时钟为主时钟和异步工作方式,避免了高频时钟的使用,同时优化控制逻辑来提高转换速度。电平转换模块将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 0.11μm 1P6MCMOS工艺验证。当采样频率为10 MS/s、输入频率为100kHz左右正弦信号时,信号噪声畸变比(SNDR)为59.99dB,有效分辨率(ENOB)为9.67位。测得最大微分非线性(DNL)为0.48LSB,最大积分非线性(INL)为0.61LSB。A 10 bit 10 MS/s successive approximation registers （SAR） analog-to-digital con- verter（ADC） is presented. The use of split capacitive array effectively reduces the area of capaci- tor and power consumption of the switching operations. The centre symmetric layout improves capacitance matching and the linearity. In order to avoid the ultra-high logic clock, the internal self-timed clock generator is implemented, and at the same time, optimizing the control logic could pick up the converting rate. The voltage level shifter promotes the digital logic voltage to the analog voltage. The prototype is fabricated using 0.11 μm 1P6M CMOS technology. At the 10 MS/s and input 100 kHz sine wave, the ADC achieves an SNDR（signal-to-noise density ratio） of 59.99 dB, ENOB（effective number of bit） of 9. 67 bits, DNL （differential nonlinearity） of --0.47/＋0.48 LSB（lower side band） and INL（integral nonlinearity） of -0.61/＋0.59 LSB re- spectively.

关 键 词：逐次逼近模拟数字转换器 异步 全差分 分段电容 

分 类 号：TN431[电子电信—微电子学与固体电子学] TN792