多核DSP系统的L2 Cache优化设计  

Optimized Design of the L2 Cache in Multi-core DSP Systems

作　　者：苏萍[1] 鲁建壮[1] 

机构地区：[1]国防科学技术大学计算机学院,长沙410073

出　　处：《高性能计算技术》2013年第6期52-57,共6页

基　　金：本文获得国家自然科学基金（61070036）资助.

摘　　要：摘要本文根据多核数字信号处理器（Multi．coreDSP）片上存储器的特点，针对其二级缓存／静态随机存储器（L2Cache／SRAM）采用以下几种策略进行了设计和改进。首先去除两级缓存之间的数据包含性，从而降低了二级缓存（L2Cache）替换造成的一级缓存（L1Cache）不命中；其次利用影子标签和特定的侦听模式在保证DMA传输过程中数据一致性的基础上有效减少了直接存储器存取（DMA）访问二级静态随机存储器（L2SRAM）时不必要的侦听操作；最后设计了邻近DSP核的数据体共用模式，提高了多核DSP存储系统的可配置性。According to the features of the memory of multi-core DSPs, this paper introduces the following strategies to design and improve the level 2 Cache/SRAM. First, the exclusion of the L2 Cache and L1 Cache reduces the L1 Cache miss caused by the L2 Cache line eviction; Second, shadow tags and specific snooping mode reduce the unnecessary snooping operations when DMA reads/writes L2 SRAM; Third, the neighboring DSPs sharing the data banks improves the configurability of the multi-core DSP memory system.

关 键 词：多核DSP 缓存不包含 影子标签 数据体共用 

分 类 号：TP302.1[自动化与计算机技术—计算机系统结构]