用于3D-IC芯片间时钟同步电路的改进型SAR的设计  

Design of an improved SAR for 3D-IC die-to-to clock synchronization

作　　者：徐太龙[1] 王洪海[2] 高先和[1] 史俊[1] 胡学友[1] 

机构地区：[1]合肥学院电子信息与电气工程系 [2]安徽三联学院电子电气工程学院,安徽合肥230601

出　　处：《韶关学院学报》2015年第10期36-40,共5页Journal of Shaoguan University

基　　金：安徽省高校自然科学研究重点项目(KJ2015A156);安徽省教育厅自然科学研究重点项目(KJ2014A211);合肥学院重点建设学科基金资助项目(2014xk06);教育部重点实验室开放课题(2015KFKT15)

摘　　要：针对三维集成电路芯片间时钟同步电路的要求,设计一种用于全数字延时锁定环的改进型逐次逼近寄存器,以消除由于硅通孔延时波动引起的时钟偏差.采用TSMC 65 nm CMOS工艺标准单元实现改进型逐次逼近寄存器控制器,仿真结果表明其在250 MHz^2 GHz的频率范围内能有效地消除硅通孔延时波动引起的时钟偏差.An improved successive approximation register （SAR） is designed to eliminated the clock skew caused by the through silicon vias （TSV） variation for the requirements of three-dimensional integrated circuits （3D-IC） die-to-die clock synchronization. The improved SAR is implemented using the TSMC 65 nm CMOS standard cells. The simulation results show that clock skew can be eliminated effectively between 250 MHz-2 GHz.

关 键 词：三维集成电路 时钟同步 硅通孔 逐次逼近寄存器 延时锁定环 

分 类 号：TN47[电子电信—微电子学与固体电子学]