基于电荷俘获-释放机制的电路PBTI老化建模  

Modeling of PBTI-induced circuit aging based on charge trapping-detrapping mechanism

作　　者：李扬[1,2] 易茂祥[2] 缪永[2] 邵川[1] 丁力[2] 

机构地区：[1]江苏商贸职业学院艺术与电子信息学院,江苏南通226011 [2]合肥工业大学电子科学与应用物理学院,安徽合肥230009

出　　处：《合肥工业大学学报（自然科学版）》2017年第4期572-576,共5页Journal of Hefei University of Technology：Natural Science

基　　金：国家自然科学基金资助项目(61371025;61274036;61300212;61306049);南通市应用基础研究科技计划资助项目(GY12015037)

摘　　要：针对传统反应扩散(reaction-diffusion,R-D)机制不适合纳米互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)集成电路正偏置温度不稳定性(positive bias temperature instability,PBTI)老化效应分析的问题,文章采用电荷俘获-释放(trapping-detrapping,T-D)机制,结合线性分析和数据拟合方法,建立了N型金属氧化物半导体(negative channel metal oxide semiconductor,NMOS)管PBTI效应引起的基本逻辑门单元的时延退化预测模型。仿真实验结果表明,采用该模型的电路PBTI老化预测结果与HSpice软件仿真得到的时延预测结果相比,平均误差为2%;关键路径时序余量评估实验表明,与基于R-D机制的老化时延模型相比,在相同的电路生命周期要求下,该模型需要的时序余量更小。By using charge trapping-detrapping（T-D） mechanism combined with both linear analysis and data fitting method, a delay degradation prediction model of basic logic gates for positive bias temperature instability（PBTI） effect of negative channel metal oxide semiconductor（NMOS） transistor is proposed, because traditional reaction-diffusion（R-D） mechanism is not suitable for nanometer com- plementary metal oxide semiconductor （CMOS） IC PBTI aging effects analysis. Simulation results show that the relative average error of PBTI delay aging prediction results from the model recommen- ded and Hspice simulation is 2 %. Critical path timing margin evaluation experimental results show that the proposed model requires less timing margins compared with R-D model under the same circuit life cycle requirements.

关 键 词：正偏置温度不稳定性(PBTI) 电荷俘获-释放 老化 时延退化预测模型 

分 类 号：TN47[电子电信—微电子学与固体电子学]