WLAN产品中低噪声时钟产生电路设计技巧  

Design of Low Jitter Clock Generator in WLAN Application

作　　者：陈艳 衣晓峰 李博文 CHEN Yan;YI Xiaofeng;LI Bowen(Beijing Key Laboratory of RFID Chip Test Technology,CEC Huada Electronic Design Co.,Ltd,Beijing 102209,China.)

机构地区：[1]北京中电华大电子设计有限责任公司射频识别芯片检测技术北京市重点实验室,北京102209

出　　处：《集成电路应用》2018年第10期10-14,共5页Application of IC

基　　金：国家集成电路产业研究与开发专项(802.11n无线局域网MIMO RF芯片及其系统解决方案)

摘　　要：WLAN产品中的低噪声时钟产生电路主要通过锁相环(PLL)来实现的,对PLL从线性系统角度进行分析与推导,给出一种从实践中总结出的优化环路参数的方法-噪声贡献分析法,通过噪声贡献大小有针对性地对PLL系统中各模块的参数进行优化,从而实现低噪声目标。通过在TSMC 65 nm工艺流片和测试,时钟的RMS噪声小于5 ps,总功耗小于6 mW,面积0.25mm^2,达到行业较好水平。Our low jitter clock generator is achieved by PLL in SoC of WLAN application. So this paper discusses the PLL design flow which is based on linear system model and gives a method which optimized the loop parameters by noise contributions. The RSM jitter can achieve 5 ps, the maximum power is 6 mW and area is 0.25 mm2 under TSMC 65 nm .This PLL IP achieved the good results in the industry.

关 键 词：锁相环 相位噪声 时钟抖动 无线局域网 

分 类 号：TN402[电子电信—微电子学与固体电子学]