基于SystemVerilog的事务级建模在FPGA测试中的应用与研究  

作　　者：李敬磊[1] 尹新[1] 曾清乐 

机构地区：[1]工业和信息化部电子第五研究所,广东广州510610

出　　处：《科技与创新》2016年第23期116-117,共2页Science and Technology & Innovation

摘　　要：随着FPGA的广泛应用,其设计规模和复杂度也急剧增加,FPGA测试的效率也有待进一步提高。研究了基于System Verilog的事务级建模,并结合具体实例研究了其在FPGA测试中的应用。研究表明,基于System Verilog的事务级建模可重用性强,使用方便,可使FPGA的测试效率得到极大提高。

关 键 词：现场可编程逻辑器件 SYSTEMVERILOG ASIC CPU 

分 类 号：TN47[电子电信—微电子学与固体电子学]