QC-LDPC译码器的FPGA设计实现与分析  

Design and Analysis of QC-LDPC Decoder Based on FPGA

作　　者：马志刚[1] 郑鹏宇[2] 王亚军[1] MA Zhigang;ZHENG Pengyu;WANG Yajun

机构地区：[1]中国电子科技集团公司第二十研究所 [2]中国人民解放军61920部队

出　　处：《现代导航》2017年第3期204-209,共6页Modern Navigation

摘　　要：本文提出一种针对准循环低密度奇偶校验(QC-LDPC)码的双修正型最小和积译码算法,设计了一种基于FPGA平台低资源占用率、短处理时延的QC-LDPC译码器,并分析了该译码器的译码性能、资源占用率、处理时延等性能,该译码器在不增加实现复杂度和难度的情况下,能有效减少译码迭代过程中的信息损失,提高译码性能。For the quasi-cycli low-density parity-check(LDPC)code,this paper proposes a double modified Min-Sum LDPCdecoding algorithm.According the algorithm,QC-LDPC decoder is designed based on FPGA,which effectively reduces thehardware consumption rate and processing delay.Finally,the decoding performance,resource consumption and processing delay ofthis decoder are analyzed in this paper.On the condition that the complexity of algorithm and the difficulty of implementation do notincrease,the information losses in iterative decoding can be effectively reduced and the decoding performance can be improved.

关 键 词：准循环低密度校验(QC-LDPC)码 双修正最小和积译码算法 FPGA 译码器 

分 类 号：TN911[电子电信—通信与信息系统]