ASIC中时钟MUX电路结构时序约束的方法分析  

Analysis of Time Constraints Methods for Clock MUX Circuit Structure in ASIC

作　　者：许立明 李沛杰[2] 杨堃 张丽[2] XU Liming;LI Peijie;YANG Kun;ZHANG Li(Information Technology Innovation Center of Tianjin Binhai New Area,Tianjin 300072,China.;NDSC,Henan 450007,China.)

机构地区：[1]天津市滨海新区信息技术创新中心,天津300072 [2]国家数字交换系统工程技术研究中心,河南450007

出　　处：《集成电路应用》2019年第11期12-15,共4页Application of IC

基　　金：国家科技重大专项核高基项目(2016ZX01012101);面向深度学习的可重构硬件加速计算架构研究(18YFZNGX00050)

摘　　要：时钟切换在数字集成电路设计中十分常见,对时钟MUX电路结构的正确时序约束显得非常重要。介绍几种常见的时钟MUX电路结构,使用业界标准Synopsys设计约束(SDC)对不同MUX电路结构分别给出几种时序约束方法。详细分析了各MUX结构约束的原理。给出约束方法在40 nm、16 nm、7 nm等工艺下均成功流片。Clock switching is very common in digital integrated circuit design, hence, correct timing constraint of clock MUX circuit structure is very portant. By introducing several common clock MUX circuit structures, this paper presents several timing constraint methods separately on different MUX circuit structures using the industry-standard Synopsys design constraint (SDC), and analyses the principle of each MUX structure constraint in detail. The presented constraint methods have been used succefully in 40nm, 16nm, 7nm and so on.

关 键 词：集成电路设计 ASIC 时序约束 时钟创建 时钟 MUX 结构 STA 

分 类 号：TN402[电子电信—微电子学与固体电子学]