基于VHDL的分频器设计方案探讨  

作　　者：程佳佳[1] 

机构地区：[1]重庆科创职业学院,重庆402160

出　　处：《电子制作》2020年第22期10-12,共3页Practical Electronics

摘　　要：分频器是数字系统设计和许多电子设备中的基本电路单元。根据不同场合及要求,会对分频比、占空比等有不同的要求。而VHDL语言作为一种硬件描述语言,具有强大的行为描述能力;采用VHDL语言设计分频器电路可以在消耗较少的逻辑单元实现对时钟的分频操作,具有成本低、可编程、可移植的优点。因此本文作者利用VHDL语言拟定了几种分频器设计方案以供VHDL初学者借鉴。

关 键 词：VHDL 分频器 计数器 占空比 FPGA/CPLD 

分 类 号：TN772[电子电信—电路与系统]