Verilog RTL模型  

Verilog RTL Model

作　　者：沈理[1] 

机构地区：[1]中国科学院计算技术研究所 北京100080

出　　处：《同济大学学报（自然科学版）》2002年第10期1194-1198,共5页Journal of Tongji University:Natural Science

基　　金：国家"8 6 3"高技术研究发展计划资助项目 ( 2 0 0 1AA11110 0 )

摘　　要：VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 .The VLSI testing is being pushed to the high-level based technology.The paper presents a Verilog RTL model(VRM) for integrated circuits.It provides a text format file that may be useful for developing RTL fault simulation and test pattern generation tools in practice.Based on the VRM,a simple RTL logic simulator was implemented for verification of the model.

关 键 词：VerilogRTL模型 VERILOG硬件描述语言 寄存器传输级模型 逻辑模拟 高层次测试 集成电路芯片 芯片测试 

分 类 号：TN492.07[电子电信—微电子学与固体电子学]