VHDL与仿真工具的应用  

VHDL and Applications of Simulation Tool

作　　者：王观凤[1] 王礼平[1] 

机构地区：[1]中南民族大学电子信息工程学院

出　　处：《中南民族大学学报（自然科学版）》2002年第4期50-52,共3页Journal of South-Central University for Nationalities：Natural Science Edition

摘　　要：介绍了国际标准硬件描述语言 VHDL 的特点和 VHDL 模拟仿真软件 Active- VHDL3.2的功能、特点及相关功能的应用 ,给出了数字电路仿真时 6类激励信号源与参数的设置 ,并采用 3种不同的信号激励设置方法 ,结合具体实例 ,进行了仿真 .This article describes features the of the standard VHDL in the nation and the functions, features and applications of some function of its simulation softwareActive VHDL3.2. It introduces six signal simulators and its parametric settings in digital circuit simulation. And at last, it gives three different setting methods of the signal simulators and proceeds the simulations with a example.

关 键 词：VHDL 仿真工具 数字电路仿真 激励源 硬件描述语言 HDPLD EDA 电子设计自动化 

分 类 号：TN702[电子电信—电路与系统]