一种改进的嵌入式SRAM内建自测试设计  

An Improved Design of Embedded SRAM Built-In Self Test

作　　者：张卫新[1] 侯朝焕[1] 

机构地区：[1]中国科学院声学研究所,北京100080

出　　处：《微电子学》2003年第3期243-246,共4页Microelectronics

基　　金：国家"九七三"重点基础研究发展规划项目(G1999032904)

摘　　要：　对单端口SRAM常用的13N测试算法进行修改和扩展,提出了一种适用于双端口SRAM的测试算法。该测试算法的复杂度为O(n),具有很好的实用性。作为一个实际应用,通过将该算法和13N测试算法实现于测试算法控制单元,完成了对片内多块单端口SRAM和双端口SRAM的自测试设计。A modified 13N algorithm for dualport embedded SRAM with complexity of O(n) is presented in the paper With 13N test algorithm and the modified algorithm, a flexible builtin self test (BIST) architecture is designed to test several singleport and dualport SRAM's in the chip

关 键 词：嵌入式 SRAM 测试算法 可测性设计 存储器 控制器 测试诊断 地址发生器 

分 类 号：TP333[自动化与计算机技术—计算机系统结构]