时钟提取与抖动衰减数字锁相环设计研究  

The design of DPLL for clock recovery and digital jitter attenuation

作　　者：蒋林[1] 章倩苓[1] 谢晓燕[2] 

机构地区：[1]复旦大学专用集成电路与系统国家重点实验室,上海200433 [2]西安邮电学院计算机系,陕西西安710061

出　　处：《光通信研究》2003年第5期46-49,共4页Study on Optical Communications

基　　金：国家"八六三计划"资助课题"宽带电路交换核心芯片开发"(2003AA1Z1190)

摘　　要：文章简要介绍了数字锁相环(DPLL)的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.This paper gave a brief introduction to the principle of digital phase locked loop (DPLL),and presented the design of clock recovery phase locked loop and jitter attentuation phase locked loop of the V5 interface chip as well as the relevant analyses.

关 键 词：时钟提取 抖动衰减 数字锁相环 V5接口 专用集成电路 

分 类 号：TN911.8[电子电信—通信与信息系统] TN492[电子电信—信息与通信工程]