适于SoC的统一设计语言SystemVerilog  

SystemVerilog—a unified design language for system-on-chip

作　　者：黎宝峰[1] 陈杰[2] 颜永红[1] 

机构地区：[1]湖南大学应用物理系,湖南长沙410082 [2]中国科学院微电子中心,北京100029

出　　处：《半导体技术》2003年第12期25-29,共5页Semiconductor Technology

摘　　要：顺应SoC的发展趋势,Accellera标准组织提议了一个统一设计语言SystemVerilog。本文主要讨论了SystemVerilog的特点、设计优势、现状和未来趋势等,并给出了一些实例。SystemVerilog是C、C++、Superlog和Verilog的混合,它极大地扩展了抽象结构层次的设计建模和验证的能力,是SoC设计的最佳统一语言。With the trend of SoC design, a unified design language,SystemVerilog, isbeing proposed by Accellera. An overview of SystemVerilog is provided, including features,advantages, current status and future plan. Some examples are presented. SystemVerilog is a blendof C, C++, SUPERLOG and Verilog, which greatly extends the ability to model and verify designs atan abstract architectural level. It is a best unified design language for SoC.

关 键 词：片上系统 SOC 统一设计语言 SYSTEMVERILOG 抽象结构 设计建模 验证能力 

分 类 号：TN402[电子电信—微电子学与固体电子学] TN492