一种高性能盲过采样时钟数据恢复电路的实现  

The Implementation of a High-Performance Blind Oversampling Clock Data Recovery Circuit

作　　者：高宁[1] 张长春[1] 方玉明[1] 郭宇锋[1] 刘蕾蕾[1,2] 

机构地区：[1]南京邮电大学电子科学与工程学院,江苏南京210003 [2]东南大学毫米波国家重点实验室,江苏南京210096

出　　处：《微电子学与计算机》2014年第6期137-140,共4页Microelectronics & Computer

基　　金：国家自然科学基金(61076073);中国博士后科学基金(2012M521126);江苏省自然科学基金(BK20130878;BK2012435);东南大学毫米波国家重点实验室开放基金(K201223);南京邮电大学科研启动金(NY211016)

摘　　要：设计一种带有滤波整形电路的盲过采样时钟数据恢复电路.该电路主要由并行过采样、同步调整、滤波整形、鉴相编码和数据选择等模块组成.提出的滤波整形电路可以有效地改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力,与鉴相编码电路组合工作,可以使整个时钟数据恢复电路的误码率更低,相位锁定时间更短.经FPGA验证表明,该时钟数据恢复(CDR)电路在数据传输率为100 Mb/s时,可以正确地恢复数据,相位锁定所需时间为0bit.Design a blind oversampling clock and data recovery circuit with the filtering and shaping circuit .The circuit mianly contains parallel oversampling module、synchronization and adjustment module、filtering and shaping circuit、phase detector and encoding circuit、data selection module .The filtering and shaping circuit can effectively improve the mutations in the sampling data stream ,so that the circuit has a higher ability to suppress noise and disturbing ,combined with phase detector and encoding circuit ,the clock and data recovery circuit can get a lower BER and shorter phase-locking time .The verification of FPGA shows that the clock data recovery (CDR) circuit can properly work in the data transfer rate of 100Mbps ,the phase-locking time is 0 bit .

关 键 词：盲过采样 时钟数据恢复 滤波整形电路 FPGA 

分 类 号：TN702[电子电信—电路与系统] TP309.3[自动化与计算机技术—计算机系统结构]