静态时序分析在100M以太网卡控制芯片设计中的应用  

Application of Static Timing Analysis in 100M Ethernet Card Design

作　　者：黎声华[1] 邹雪城[1] 莫迟[1] 

机构地区：[1]华中科技大学图象所集成电路设计中心,武汉430074

出　　处：《微电子技术》2003年第6期37-39,33,共4页Microelectronic Technology

摘　　要：本文介绍了用于数字集成电路设计验证的静态时序分析的基本原理 ,并以 10 0M以太网卡控制芯片设计为例 。The basic principle of static timing analysis for verifying digital IC design is presented, and the design of 100M Ethernet card chip is taken as an example, the concrete application of static timing analysis in the design is described in detail in this article.

关 键 词：静态时序分析 100M以太网卡 数字集成电路 验证 数字集成电路 电路设计 控制芯片 

分 类 号：TN431.2[电子电信—微电子学与固体电子学]