一种用模拟LSI实现的新型概率解码器的研究  

Study on a Novel Probability Decoder Implemented by Analog LSI

作　　者：杨曙辉[1] 仇玉林[1] 

机构地区：[1]中国科学院微电子中心,北京100029

出　　处：《电子学报》2004年第2期236-240,共5页Acta Electronica Sinica

摘　　要：本文利用工作在亚阈值模式的MOS管特性 ,设计了一种低功耗的模拟电流型乘法器 ,并以此乘法器为核心 ,设计了一组利用电流进行概率计算的模拟单元电路 .根据这些单元电路 ,基于最大后验概率算法 (MAP) ,实现了(5 ,2 ,3)格码软判决译码的概率解码器 .在解码器的输入部分设计了新型的具有流水线结构的串行输入接口 .用标准的 0 6Using the subthreshold MOS transistors, a low power current-mode multiplier is given. By adopting the multiplier as the kernel circuit, some modules used to compute the probability are designed. On the bases of these modules and the MAP algorithm, a soft-decision probability decoder of the (5,2,3) trellis code is implemented, and a novel pipelining serial input interface for the decoder is proposed. To verify the performance, the decoder is simulated with the model of standard 0.6μm CMOS process.

关 键 词：模拟乘法器 最大后验概率算法 软判决译码 格码 概率解码器 

分 类 号：TN919.31[电子电信—通信与信息系统]