关于同步时序逻辑电路设计中“状态简化”方法的探索  

作　　者：徐兵[1] 

机构地区：[1]昌吉学院物理系,新疆昌吉831100

出　　处：《昌吉学院学报》2004年第1期119-122,共4页Journal of Changji University

摘　　要：作者根据多年教学经验提出一种在同步时序逻辑电路的设计过程中“通过直接观察电路必须记忆的各个状态所产生的效果而合并状态”进行“状态简化”的方法。

关 键 词：同步时序逻辑电路 电路设计教学 无效状态 等价状态 有效状态 

分 类 号：TN702[电子电信—电路与系统] TN791