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全通路图法用于CMOS开关级形成测试
《计算机辅助设计与图形学学报》1989年第1期70-74,共5页梁业伟 
文中主要探讨全通路图法推广运用于MOS电路时要考虑的一些特点。采用的故障模型是逻辑线的固定断路故障和通路故障,stuck-open(on)和s.a.o(1)故障仅是它的子集,它代表了实际使用中出现的大多数故障。由于“糖葫芦串”式的通路图和MOS电...
关键词:全通路图法 CMOS 电路 测试 
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