一种高速Viterbi译码器的设计与实现  

Design and Implementation of a High Speed Viterbi Decoder

作　　者：李刚[1] 黑勇[1] 乔树山[1] 仇玉林[1] 

机构地区：[1]中国科学院微电子研究所,北京100029

出　　处：《电子器件》2007年第5期1886-1889,共4页Chinese Journal of Electron Devices

摘　　要：Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.Viterbi decoding algorithm is an optimal decoding algorithm for convolutional code.A high speed(3,1,7)Viterbi decoder,which includes BMU,ACSU,SMU and CU,is designed and implemented.The Viterbi decoder is implemented and verified in Stratix II FPGA.The verification results show that the data throughput of the Viterbi decoder is 231Mbit/s and the Bit Error Rate(BER) is close to that of theory simulation result in AWGN channel.Compared to other Viterbi decoders,the proposed Viterbi decoder has higher speed and...

关 键 词：VITERBI译码器 高速设计 FPGA AWGN 

分 类 号：TN764[电子电信—电路与系统]